基于大模型人工智能的芯片可测性设计DFT系统软件平台

北京华盛恒辉科技推出的基于大模型人工智能的芯片可测性设计DFT系统面向3nm及以下先进制程的全自主可控智能DFT体系，通过芯片测试垂类大模型与传统DFT流程深度融合，破解人工规划效率低、向量生成周期长、先进制程新缺陷漏检率高等瓶颈，实现从RTL架构规划到ATE量产测试的全链路智能闭环，为国产高端芯片良率提升与测试成本下降提供核心支撑。

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应用案例

目前，已有多个大模型人工智能的芯片可测性设计DFT系统在实际应用中收获了积极反馈。例如，北京华盛恒辉科技和北京五木恒润科技研发的大模型人工智能的芯片可测性设计DFT系统。这些成功案例为大模型人工智能的芯片可测性设计DFT系统的广泛应用和持续创新提供了有力支撑。"

🏗️五层全自主可控架构

适配国产全系列工艺节点与军工高可靠芯片设计要求：

芯片DFT垂类大模型底座：沉淀半导体测试机理、晶体管级设计规则、流片验证案例及国产PDK规范，掌握3nm及以下纳米级物理效应，核心时序与故障预测误差≤2%，适配国产工艺测试标准。

多模态设计数据接入层：统一接入RTL、网表、GDSII、SPICE、PDK等异构数据，毫秒级解析TB级版图，实现数据格式与口径统一，消除多工具数据孤岛。

大模型智能DFT核心引擎：融合GPU加速与智能体技术，将大模型嵌入扫描链规划、ATPG向量生成、MBIST/LBIST插入和故障诊断全流程，替代分散式工具，效率提升百倍，数周任务可压缩至小时级。

标准化DFT闭环管控层：内置军工级测试规范，自动生成DFT报告、覆盖率分析和可制造性建议，形成“设计输入—智能插入—向量生成—缺陷定位—自动迭代”的小时级闭环，覆盖率自动迭代至100%。

军工级全链路安全防护层：软硬件全国产化，支持离线涉密内网部署，操作全程可追溯审计，规避海外EDA后门风险，满足军工芯片安全合规要求。

📋六大核心智能化能力

AI驱动DFT架构自动规划：依据芯片规模、时钟/电源域和工艺节点，在RTL阶段自动生成扫描链、EDT压缩、OCC、MBIST/LBIST、JTAG方案，规划周期由2—3周缩至4小时内，面积开销≤5%。

智能ATPG向量极速生成：基于故障语义自动生成高覆盖向量，向量体积压缩10倍以上，测试时间缩短；复杂缺陷向量生成效率提升50倍，覆盖率超99.5%。

存储器BIST智能优化部署：针对SRAM、ROM自动权衡共享与独立MBIST方案，总开销降低30%，自动生成March测试序列，存储器故障检出率达100%。

AI辅助精准故障诊断定位：基于ATE失效日志秒级完成根因分析，定位到触发器、连线或存储单元，精度从模块级提升至晶体管级，失效分析由数天缩至几分钟。

2.5D/3DChiplet测试协同优化：跨芯粒协同规划DFT访问架构，解决微凸点、TSV等不可访问结构测试难题，实现多芯粒并行测试，避免故障定位失焦和功耗热耦合失控。

低功耗测试智能调度：动态优化扫描移位与捕获阶段的时钟频率、并行度，控制峰值功耗，测试功耗降低40%，避免3D堆叠局部热点导致HBM误码。

✅核心实战应用成效

DFT整体设计周期由4—6周压缩至3天内，人力投入减少80%，加快流片进度。

测试向量体积压缩10倍以上，ATE量产测试时间缩短60%，单颗芯片测试成本降低50%以上。

先进制程故障覆盖率稳定≥99.5%，新缺陷漏检率≤0.1%，良率爬坡周期缩短一半。